一、MAX7000可编程逻辑器件（论文文献综述）
耿林[1]（2017）在《内嵌配置存储器的CPLD的设计与实现》文中指出复杂可编程逻辑器件（Complex Programmable Logic Devices,CPLD）是市面上主流的一种可编程逻辑器件（Programmable Logic Devices,PLD）,目前在多个领域有着重要应用,如航空航天、自动化控制、通讯及车载电子等。它在灵活性、易用性、成本和开发周期方面都有一定的优势,本论文选择设计实现一款带有512个宏单元的CPLD芯片。不同于传统的CPLD使用EEPROM阵列储存配置信息,本论文设计的芯片将配置信息写入内嵌的Flash模块进行存储,在芯片上电后将其写入散布于芯片各处的SRAM中进行配置。写入SRAM中的0或1将被芯片中的各种逻辑配置端读入,例如传输门控制端,触发器使能端,组合逻辑清零等。这样便可以通过在内嵌Flash中存储不同的值来控制CPLD数据传输路径及功能,从而让CPLD实现不同的功能。综上,该芯片将使用内嵌Flash架构进行自主正向设计,具有在系统编程功能,上电后可通过移位寄存器链将数据载入SRAM实现对CPLD的配置。该芯片可提供60010000个可用门。芯片中包含的512个宏单元以16个一组形成逻辑阵列块,共有32个逻辑阵列块,每个逻辑阵列块均包含可编程的与阵列与或逻辑,通过每个宏单元可通过平行乘积项与相邻的宏单元进行数据共享,提升组合逻辑的复杂程度。宏单元通过一个可编程寄存器来控制其输出,可选择输出到IO或将计算结果返回全局布线模块供其他宏单元调用。本芯片的IO电压采用为3.3V,内核电压由低压差线性稳压器将外围专用的3.3V电源转换成1.8V。可提供最高212个用户IO,IO的ESD设计能力为人体模式2000V,并带有热拔插保护功能。封装形式采用Fineline-BGA256陶瓷封装及金属盖板,外部地、内核地及模拟地在芯片的金属层及管壳设计上均会分开,以免互相干扰,在板级连接在一起。本芯片工作范围为-55℃125℃,在27℃室温下的pin to pin延迟将控制在10ns以内,最大工作频率为66.7MHz。延迟及工作频率等参数将通过关键路径搭建及做相应的后仿真来保证。
刘显忠[2]（2013）在《基于CPLD的实验板研制开发与教学应用》文中进行了进一步梳理电子设计自动化（EDA）是一种实现电子系统或电子产品自动化设计的技术，EDA技术的重要特征就是使用硬件描述语言（HDL）等方式来完成设计文件，下载到可编程逻辑器件上进行电路设计。进入二十一世纪以来，随着半导体制造技术的飞速发展，使得原本造价高昂的CPLD/FPGA芯片成为常规ASIC设计的主流。本文通过查阅了大量的文献资料，并研究了部分高校PLD实验教学方面的经验。在面向本校教学应用的需求基础上，研制开发了一套适合课程需要的基于CPLD的教学实验板。本文首先介绍EDA技术和PLD的基本情况，重点对CPLD的工作原理、结构特点等进行介绍。然后，对PLD课程进行了课程分析和实验需求分析。在此基础上，研制开发了一款基于CPLD的实验板。给出了实验板的硬件模块化布局和设计，各功能模块设计和芯片选择等。最后，在成形的硬件设计基础上，本文还讨论开发软件的使用，结合实验板给出了实验板的基本实验举例。
蔡永强,黎平,石巍,钟文基[3]（2012）在《基于CPLD的24路抢答器设计》文中进行了进一步梳理使用硬件描述语言的,基于可编程逻辑器件（PLD）的数字逻辑电路设计,已逐渐成为数字逻辑电路设计的主流。通过设计常见的多路抢答器为例子,介绍应用CPLD快速设计数字逻辑电路的方法。
龚仁乐[4]（2011）在《CPLD架构浅析》文中指出通常情况下,我们将使用乘积项结构的芯片称为CPLD,电路设计工作人员使用CPLD进行设计时,不需要具备专门的集成电路方面的深层次知识,CPLD软件容易学习也容易使用。CPLD架构的分析包括总体架构分析与核心单元架构分析,其中MAX7000S器件结构主要由逻辑阵列块、宏单元、扩展乘积项、可编程互连矩阵、I/O控制块等几部分组成。
郭树楷[5]（2010）在《通用化电磁兼容试验测试平台研究》文中提出随着电子技术的发展,电磁兼容测试已经成为产品开发必须的步骤,国内的多数理工科高校也开展了相应的课程。可是电磁兼容测试实验室投资大,我国市场上使用的90%以上的这方面设备和技术力量几乎都被国外垄断。为了配合高校电磁兼容课程的教学工作,开发了这套电磁兼容试验测试平台。本文在比较了电快速瞬变脉冲群波形、静电波形、浪涌（雷击）波形以后,发现这三种波形具有一定的相似性。决定以电快速瞬变脉冲群测试、静电测试、浪涌（雷击）测试为实验对象,搭建平台。本文所设计的波形发生器是通过采用充氢闸流管作为主回路放电开关,与其它半导体开关器件相比它能耐更高的电压,可以承受大的电压电流变化率,工作可靠。充氢闸流管在快速瞬变脉冲群发生器中的应用不仅可以提高发生器的稳定性,而且能够大幅度降低成本。本文为闸流管设计了良好的触发电路。本文基于CPLD设计了触发电路。触发电路产生一定和宽度的脉冲信号,控制闸流管的导通。为了将来能够计算机远程控制,也试图将单片机和网络等技术引入进来。CPLD产生的触发脉冲的宽度和频率由单片机来控制,而单片机则通过串口或网络接口与上位机通信,接收上位机传送过来的数据和指令,文中给出了具体的设计。本文以电磁兼容测试中常用的电快速瞬变脉冲群测试为例,对如何搭建传导性测试平台作了详尽分析。对测试的平台需求、测试的环境条件、测试的过程都作了重点研究。并且进行了PCB板电源信号的测试,以检验平台搭建的效果。电磁环境重点设计了电快速瞬变脉冲群发生器,并以实际项目为背景,对实验室的框架进行了分析,对测试过程进行了详细说明,针对测试中可能出现的问题并且提出了解决方案。论文最后还介绍了电磁兼容测试在在单片机系统中的一些具体应用。
项勤建[6]（2009）在《线阵CCD参数测试方法研究与系统的建立》文中研究指明CCD（Charge Coupled Devices）分为线阵CCD和面阵CCD,线阵CCD主要用于尺寸测量、光谱探测、高速检测及图像采集,面阵CCD主要应用于图像采集。CCD的多种特性参数是决定CCD的性能和应用范围的关键。CCD参数测试系统用来测试CCD各种特性参数,通过对CCD特性参数的测试,可以对其性能做出评估。虽然本文设计的参数测试系统主要针对柯达公司生产的线阵CCD KLI-2113,但通过改动相应的驱动时序便能适合于测试其他类型的CCD。这使得系统的灵活性得到了提高,同时实用性也得到增强。本文在对CCD的工作原理进行了阐述之后,进而介绍了CCD的各项特性参数,分析了相关参数的测试方法。为了降低热噪声,系统采用了带有相关双采样的AD9816,它是专门用于视频处理的芯片。时序方面,采用可编程逻辑器件进行功能的实现。根据不同类型的CCD设置相应的时序,从而克服了常规时序产生模块不能反复设计的缺点。传输部分选用目前通用的USB2.0,能很好的实现与计算机的实时连接,方便计算机进行数据处理。同时为了方便示波器测试信号波形,在PCB的电源及输出部位引出测试点。根据拟定的测试系统结构,本文对各功能模块进行了详细的设计,包括测试光源及辅助模块、时序产生模块、数据采集与传输模块、数据测试与处理模块。此外还必须对各功能模块进行初始化,包括CPLD的编程下载,积分时间的设定,寄存器的初始化等。为了便于数据处理,使用VC++6.0以及VC++.net为系统编制测试界面,使测试系统操作简单,实用性得到大大提高。最后为了验证系统功能,本文对KLI-2113进行了参数测试,包括:光谱响应特性、暗信号电压、动态范围、饱和电压、非线性、响应度、光响应度非均匀性（PRNU）。通过测试结果与实际芯片手册数据的对比,表明本文设计的参数测试系统各部分工作正常,较好的实现了预期目标,完成了各项参数的测试。该系统结构简单,使用方便,具有一定的实用价值。
周兴华[7]（2009）在《手把手教你学CPLD/FPGA设计（二）》文中进行了进一步梳理 三.Altera的MAX7000系列CPLD特性介绍 MAX7000系列是以第二代MAX结构为基础的基于EEPROM的可编程逻辑器件。MAX7000系列CPLD包含5.0VMAX7000器件和5.0V基于ISP的MAX7000S器件。这里以MAX7000S器件的结构为例介绍Altera的CPLD结构特性。MAX7000S器件使用44-208引脚的PLCC、PGA、PQFP、RQFP和1.0mm的TQFP封装,图11为84引脚的PLCC封装图。表3为MAX7000S器件的资源。表4为MAX7000器件速度等级。表5为MAX7000器件的特性。表6为MAX7000
黄国辉[8]（2009）在《CPLD架构研究》文中提出可编程逻辑器件诞生近三十年以来,已经成为数字电路最常用的实现载体。目前的CPLD/FPGA芯片结构大部分都是基于乘积项结构和查找表结构。一般来说,使用乘积项结构的芯片,我们称之为CPLD,使用查找表结构的芯片,称为FPGA芯片。本课题通过对各家CPLD架构的分析研究,提出一种基于乘积项结构的可编程逻辑器件架构,同时设计完成基于此架构的CPLD产品HWD1472。并根据HWD1472的设计成果实现CPLD的系列化设计——HWD1400系列。同时,对比XC9500与XC9500XL和XC9500XV系列器件,对于采用XC9500系列器件通过工艺移植的方式实现XC9500XL和XC9500XV系列的可行性进行分析。同时提出一种兼容性解决方案,采用XC9500系列替代MAX7000S系列及ISPLSI1000系列复杂可编程逻辑器件的解决方案。本人在HWD1472及HWD1400系列器件的研发过程中,主要负责整体电路设计及仿真验证工作,并负责工艺移植及兼容方案的整体设计工作。本文首先对于可编程逻辑器件的发展现状及可编程逻辑器件的架构发展历程进行简单介绍,接着介绍XILINX的XC9500系列、ALTERA的MAX7000S系列和LATTICE的ISPLSI1000系列器件的架构,进而阐述了HWD1472及HWD1400系列器件的设计实现过程;然后提出XC9500工艺移植是否可行;最后提出了具体的兼容性解决方案。通过本课题对CPLD架构的研究,对于我们公司进行CPLD的设计开发具有参考价值,可以指导我们的CPLD的设计方向。为公司成为中国的第一大CPLD供应商做好技术储备工作。
谢一菁[9]（2007）在《实用EDA开发系统设计与制作》文中研究指明本文围绕Altera公司的FPGA/CPLD芯片及其相应的开发系统的设计进行阐述。以FPGA/CPLD芯片（EPM7128SLC84-15）为平台,结合具体实验要求设计了ByteBlasterMV下载电路、LED显示模块、RS232串行接口等模块,并解决程序设计、编译、仿真、下载等基本问题（MAX+PlusⅡ软件）,实现实验板小型化和实用化。
时伟[10]（2007）在《基于PLD的时间数字转换电路设计》文中研究表明本文研究数字化的时间—数字变换TDC（Time to Digital Conversion）技术，本课题的研究主要为数字化模拟—数字转换ADC（Analog to digit converter）服务。数字化ADC可以通过TDC间接地实现，即先实现模拟量转换成时间量的ATC变换（Analog to Time Conversion），然后再将模拟的时间量做TDC，以实现数字化ADC。这一目标决定了本文所研究的TDC既要借鉴在其他领域中取得的成果，又要满足自身的要求。对作为数字化ADC部分电路的TDC有特殊的要求，主要体现在：电路必须是全数字的，不能使用模拟压控振荡器（VCO）等器件：希望所设计的电路既能在专用集成电路（ASIC）上实现，也能在可编程逻辑器件（PLD）上实现，因此对电路的可综合性有较强的要求，同时对电路的规模也有一定要求；电路必须满足分辨率和采样率的要求。虽然TDC技术已经在核物理等领域获得了长足的进展，但是关于基于数字化ADC应用的TDC设计报道目前还不是很多。Wantanabe于1993年报道了在ASIC上的TDC实现，作者用一种基于环形延时链的方法实现了13位输出的全数字TDC，以1.5um的CMOS工艺流片，芯片面积为1.1mm2，分辨率为0.5ns。之后于2003年，Wantanabe报道了一种全数字化的ADC，该电路的原理是基于文献[2]所设计的全数字TDC，作者以0.8um的CMOS工艺在0.45mm2面积上实现了18位全数字的ADC。遗憾的是，文献[1]的前端ATC实现是利用门电路延时时间与所施加电源电压有线性关系这一原理，无法在PLD芯片中实现。另外，众所周知，ASIC设计难度大、费用高，流片风险大，且设计重用与工艺条件有关。而基于PLD的设计可以有效地缩短研制周期，提高设计的灵活性和可靠性，降低设计成本且无流片风险。随着全数字TDC的研究，使基于PLD的高分辨率TDC设计成为可能。本文介绍了基于PLD器件的TDC实现，成功地将Wantanabe的方法移植到PLD中，解决了移植中的一系列问题，给出了在MAX7000S系列CPLD芯片EPM7128SLC84-15上的实现和硬件测试结果，实验结果表明，此方法的分辨率平均可达4.26ns，离散性在+0.23ns和-0.12ns之间，最大非线性小于±1／10LSB。为了解决本方法在FPGA和CPLD芯片上的通用性，本文又提出一种改进型的基于FPGA芯片的TDC电路设计方法。电路以Quartusll Web Edition4.2为软件平台在Cyclone系列芯片上实现。第四章中给出了详细的设计方法、测量数据及图表。将本文描述的TDC方法结合可集成到PLD中的ATC，就可以组成完整的数字化ADC。文献[37]描述了基于单稳态电路的ADC实现方法。TDC部分将成为该实现方法中影响转换精度的一个重要部分。本文设计均以硬件描述语言实现，为全数字化ADC的PLD实现打下了基础。
二、MAX7000可编程逻辑器件（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、MAX7000可编程逻辑器件（论文提纲范文）
（1）内嵌配置存储器的CPLD的设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 可编程逻辑器件的发展 |
| 1.2 CPLD及其配置存储器现状 |
| 1.3 本文主要工作 |
| 1.4 本论文的结构安排 |
| 第二章 顶层架构设计及实施方案 |
| 2.1 工作原理 |
| 2.2 整体架构设计 |
| 2.3 工艺方案 |
| 2.4 芯片关键参数及相关设计 |
| 2.5 本章小结 |
| 第三章 内部配置关键技术点及相关模块设计 |
| 3.1 功能配置的实现方式 |
| 3.1.1 功能配置架构 |
| 3.1.2 非易失存储器选择 |
| 3.1.3 关键技术点 |
| 3.1.3.1 突破内嵌EEPROM阵列设计技术 |
| 3.1.3.2 实现高速灵敏放大器设计技术 |
| 3.1.3.3 时序模型建立技术 |
| 3.2 在系统编程模块设计 |
| 3.2.1 功能概述 |
| 3.2.2 编程流程及状态机设计 |
| 3.2.3 后端实现 |
| 3.3 编程数据流所需模块 |
| 3.3.1 功能概述 |
| 3.3.2 SRAM |
| 3.3.2.1 SRAM电路设计 |
| 3.3.2.2 SRAM版图设计 |
| 3.3.3 移位寄存器链设计 |
| 3.3.3.1 移位寄存器链电路设计 |
| 3.3.3.2 移位寄存器链版图设计 |
| 3.4 本章小结 |
| 第四章 整体电路及版图设计 |
| 4.1 主要数字模块 |
| 4.1.1 逻辑阵列块 |
| 4.1.2 IO控制单元 |
| 4.1.3 可编程互联线阵列 |
| 4.1.4 乘积项扩展逻辑 |
| 4.1.4.1 分享式扩展乘积项 |
| 4.1.4.2 并行式扩展乘积项 |
| 4.2 主要模拟模块 |
| 4.2.1 低压差线性稳压器 |
| 4.2.2 振荡器 |
| 4.2.3 灵敏放大器 |
| 4.3 IO相关设计 |
| 4.3.1 ESD |
| 4.3.2 热插拔 |
| 4.4 芯片顶层设计 |
| 4.4.1 顶层电路设计 |
| 4.4.2 顶层版图设计 |
| 4.4.2.1 内核设计 |
| 4.4.2.2 IO的布局 |
| 4.4.2.3 模拟模块的布局 |
| 4.4.2.4 电源地网络的布局 |
| 4.4.3 可测性设计 |
| 4.4.4 封装设计 |
| 4.5 本章小结 |
| 第五章 芯片测试方案及实测结果 |
| 5.1 芯片测试方案 |
| 5.2 芯片功能实测结果 |
| 5.3 芯片参数实测结果 |
| 5.4 本章小结 |
| 第六章 结论 |
| 6.1 本文的主要贡献 |
| 6.2 下一步工作的展望 |
| 致谢 |
| 参考文献 |
（2）基于CPLD的实验板研制开发与教学应用（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 EDA 技术简介 |
| 1.3 可编程逻辑器件简介 |
| 1.4 研究的目的与意义 |
| 1.5 研究内容和成果 |
| 1.6 论文主要完成的工作 |
| 1.7 文章结构 |
| 第2章 可编程逻辑器件基础 |
| 2.1 可编程逻辑器件介绍 |
| 2.1.1 可编程逻辑器件概述 |
| 2.1.2 可编程逻辑器件的两大类型 |
| 2.1.3 可编程逻辑器件的优点 |
| 2.1.4 可编程逻辑器件的前景 |
| 2.1.5 可编程逻辑器件的编程语言 |
| 2.2 CPLD 的基础知识 |
| 2.2.1 CPLD 的基本架构 |
| 2.2.2 CPLD 的在系统下载技术 |
| 2.2.3 CPLD 的开发流程 |
| 2.3 本章小结 |
| 第3章 基于 CPLD 的实验板的设计 |
| 3.1 实验板服务课程简介 |
| 3.2 实验与实验板需求分析 |
| 3.3 实验板的总体设计 |
| 3.3.1 实验板的总体设计思想 |
| 3.3.2 实验板的总体设计 |
| 3.3.3 实验板的模块电路设计 |
| 3.4 本章小结 |
| 第4章 基于的 CPLD 实验板应用举例 |
| 4.1 CPLD 的开发软件介绍 |
| 4.1.1 MAX﹢plusⅡ软件基本功能 |
| 4.1.2 绘图输入法 |
| 4.1.3 文本输入法 |
| 4.2 验证性实验举例 |
| 4.2.1 半加器设计实验 |
| 4.2.2 4位二进制加法计数器的设计 |
| 4.3 综合性实验举例 |
| 4.4 实验板在教学中的使用情况 |
| 4.5 本章小结 |
| 结论 |
| 参考文献 |
| 附录 1 |
| 附录 2 |
| 致谢 |
（3）基于CPLD的24路抢答器设计（论文提纲范文）
| 0 引言 |
| 1 抢答器功能分析 |
| 2 PLD芯片简介 |
| 3 系统结构框图 |
| 4 系统逻辑功能设计 |
| 5 系统逻辑功能实现 |
| 6 结语 |
（4）CPLD架构浅析（论文提纲范文）
| 1、引言 |
| 2、可编程逻辑器件架构 |
| 3、CPLD分析 |
| 3.1 对ALTERA公司MAX7000S总体架构分析 |
| 3.2 核心单元架构分析 |
| 4、总结 |
（5）通用化电磁兼容试验测试平台研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 本课题的研究背景和意义 |
| 1.2 国内外发展现状 |
| 1.2.1 国外相关研究 |
| 1.2.2 国内相关研究 |
| 1.3 本文主要研究内容和结构安排 |
| 第2章 电磁兼容传导抗扰度测试平台的设计方案 |
| 2.1 电磁兼容(EMC)技术概述 |
| 2.1.1 电磁兼容(EMC)的基本术语 |
| 2.1.2 电磁兼容的相关测试标准 |
| 2.2 测试平台干扰源技术指标的选定 |
| 2.3 测试平台方案的总体结构 |
| 2.4 本章小结 |
| 第3章 电快速瞬变脉冲群（EFT）发生器的设计 |
| 3.1 电快速瞬变脉冲群发生器主电路设计 |
| 3.1.1 基本电路结构 |
| 3.1.2 放电回路分析 |
| 3.1.3 主开关元件 |
| 3.2 电快速瞬变脉冲群发生器触发电路设计 |
| 3.2.1 触发电路设计的一般方法 |
| 3.2.2 可编程逻辑器件概述 |
| 3.2.3 触发电路的设计 |
| 3.3 电快速瞬变脉冲群发生器的控制系统 |
| 3.3.1 控制系统总体结构 |
| 3.3.2 单片机系统基本电路 |
| 3.3.3 单片机与CPLD 的接口电路 |
| 3.3.4 单片机与网卡芯片的接口电路 |
| 3.4 本章小结 |
| 第4章 电磁兼容试验测试平台的设计 |
| 4.1 测试平台的需求分析 |
| 4.2 测试的环境条件 |
| 4.3 测试的实现 |
| 4.4 测试的结果判别 |
| 4.5 PCB 板电源信号的(EFT)测试 |
| 4.6 测试中出现的问题 |
| 4.7 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
（6）线阵CCD参数测试方法研究与系统的建立（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 CCD 的发展应用 |
| 1.2 CCD 参数测试系统的研究现状 |
| 1.3 本文研究内容及意义 |
| 1.3.1 硬件设计部分 |
| 1.3.2 软件设计部分 |
| 1.3.3 研究意义 |
| 1.4 本文的结构安排 |
| 第二章 CCD 工作原理及其参数测试方法分析 |
| 2.1 CCD 工作原理 |
| 2.1.1 电荷的产生 |
| 2.1.2 电荷的存储 |
| 2.1.3 电荷的转移 |
| 2.1.4 电荷的输出 |
| 2.1.5 CCD 的分类 |
| 2.2 CCD 参数测试方法分析 |
| 2.2.1 转移效率η和转移损失率ε |
| 2.2.2 响应度 |
| 2.2.3 光谱响应特性 |
| 2.2.4 非线性 |
| 2.2.5 动态范围 |
| 2.2.6 暗电流 |
| 2.2.7 饱和电压和饱和曝光量 |
| 2.2.8 抗晕性能 |
| 2.2.9 频帧 |
| 2.2.10 分辨率 |
| 2.2.11 光响应度非均匀性 |
| 第三章 参数测试系统的硬件设计 |
| 3.1 测试光源及其辅助设备 |
| 3.1.1 测试光源的驱动 |
| 3.1.2 测试光路部分 |
| 3.2 测试用CCD 器件介绍 |
| 3.2.1 KLI-2113 芯片特点 |
| 3.2.2 KLI-2113 的工作过程 |
| 3.2.3 KLI-2113 的引脚分布 |
| 3.3 驱动电路的设计 |
| 3.3.1 驱动时序分析 |
| 3.3.2 驱动电路实现 |
| 3.4 模数转换 |
| 3.4.1 CDS 相关双采样原理 |
| 3.4.2 器件选择 |
| 3.5 KLI-2113 前端数据采集设计 |
| 3.6 传输方式设计 |
| 3.6.1 传输方式选择 |
| 3.6.2 U582.0 简介 |
| 3.6.3 传输芯片介绍 |
| 3.6.4 ISP1581 硬件设计 |
| 3.7 PCB 的设计 |
| 3.7.1 PCB 板叠层和走线设置 |
| 3.7.2 PCB 设计规范 |
| 第四章 参数测试系统的软件设计 |
| 4.1 EPM71605 的开发 |
| 4.1.1 开发流程 |
| 4.1.2 积分时间的设置程序 |
| 4.1.3 驱动时序的软件驱动 |
| 4.2 USB 传输软件部分 |
| 4.2.1 特殊功能寄存器和ISP1581 端点的初始化 |
| 4.2.2 DMA 寄存器的初始化 |
| 4.3 参数测试系统应用程序 |
| 第五章 参数测试结果及分析 |
| 5.1 虚拟示波器 |
| 5.2 测试设备及环境要求 |
| 5.2.1 测试设备 |
| 5.2.2 测试环境要求 |
| 5.3 系统调试 |
| 5.4 CCD 特性参数测试 |
| 5.4.1 光谱响应特性 |
| 5.4.2 暗信号电压 |
| 5.4.3 动态范围 |
| 5.4.4 饱和电压 |
| 5.4.5 非线性 |
| 5.4.6 响应度 |
| 5.4.7 光响应度非均匀性 |
| 5.4.8 图像输出测试 |
| 5.4.9 测试精度分析 |
| 第六章 结论 |
| 致谢 |
| 参考文献 |
| 在学期间的研究成果 |
| 附录一：CPLD 初始化程序 |
| 附录二：ISP1581 端点初始化程序 |
（8）CPLD架构研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 可编程逻辑器件的发展及现状 |
| 1.2 可编程逻辑器件的优点及应用 |
| 1.2.1 可编程逻辑器件的优点 |
| 1.2.2 可编程逻辑器件的应用 |
| 第二章 可编程逻辑器件架构发展过程 |
| 2.1 早期可编程逻辑器件架构 |
| 2.2 目前可编程逻辑器件架构 |
| 2.2.1 乘积项结构 |
| 2.2.2 乘积项结构工作原理 |
| 2.2.3 查找表(look-up-table)结构 |
| 2.2.4 查找表结构的工作原理 |
| 第三章 CPLD 架构分析 |
| 3.1 XINILIX 公司XC9500 架构分析 |
| 3.1.1 总体架构分析 |
| 3.1.2 核心单元架构分析 |
| 3.2 ALTERA 公司MAX7000S 架构分析 |
| 3.2.1 总体架构分析 |
| 3.2.2 核心单元架构分析 |
| 3.3 LATTICE-ISPLSI1000 架构分析 |
| 3.3.1 总体架构分析 |
| 3.3.2 核心单元架构分析 |
| 第四章 HWD1400 系列架构设计实现 |
| 4.1 HWD1472 架构的设计实现 |
| 4.1.1 实现4 个宏单元的PLD 设计 |
| 4.1.2 CPLD 映射关系的设计 |
| 4.1.3 CPLD 中的FLASH 的设计方案 |
| 4.1.4 JTAG 电路的设计实现 |
| 4.1.5 完成HWD1472 器件的架构设计 |
| 4.1.6 HWD1472 功能仿真 |
| 4.1.7 HWD1472 器件流片实验 |
| 4.2 HWD1400 系列器件架构设计实现 |
| 4.2.1 总结HWD1472 的设计经验 |
| 4.2.2 研究设计HWD1400 各个型号差异 |
| 4.2.3 HWD1400 系列映射关系设计 |
| 4.2.4 HWD1400 系列器件的架构设计 |
| 4.2.5 HWD1400 系列器件功能仿真 |
| 4.2.6 HWD1400 系列器件流片实验 |
| 第五章 兼容性解决方案 |
| 5.1 XC9500XL 及XC9500XV 工艺移植可行性 |
| 5.1.1 XC9500XL 及XC9500XV 与XC9500 对比分析 |
| 5.1.2 工艺移植的可行性分析结论 |
| 5.2 XC9500 系列管脚兼容性方案 |
| 5.2.1 管脚兼容可行性分析 |
| 5.2.2 管脚兼容实施方案 |
| 第六章 结论与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的研究成果 |
| 个人简历 |
（9）实用EDA开发系统设计与制作（论文提纲范文）
| 0 引言 |
| 1 CPLD/FPGA的结构原理 |
| 1.1 基于乘积项 (Product-Term) 的PLD结构 (如图1-1) |
| 1.2 乘积项结构PLD的逻辑实现原理 |
| 1.3 查找表 (Look-Up-Table) 的原理与结构 |
| 2 实用EDA开发系统设计与制作 |
| 2.1 设计 |
| 2.1.1 I/O特性 |
| 2.1.2 在系统编程 |
| 2.1.3 可编程的速度/功率控制 |
| 2.1.4 使用外部硬件编程 |
| 2.2 制作 |
| 2.2.2 RS232串行接口电路 |
| 3 实验板的功能验证举例 |
| 3.1 RS232通讯 |
| 4 结束语 |
（10）基于PLD的时间数字转换电路设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 引言 |
| 1.1 课题背景 |
| 1.2 总体设计思想和论文主要工作 |
| 1.3 论文主要内容及结构 |
| 第二章 可编程器件PLD的基本原理与结构 |
| 2.1 可编程逻辑器件发展简介 |
| 2.2 MAX7000S系列CPLD器件简介 |
| 2.3 Cyclone系列FPGA器件简介 |
| 第三章 基于PLD的TDC电路设计 |
| 3.1 基于RDL的TDC电路的基本工作原理 |
| 3.2 基于RDL的TDC电路的PLD实现 |
| 3.2.1 环形延时链RDL的设计 |
| 3.2.2 双边沿触发的同步计数器设计 |
| 3.2.3 环形延时链RDL的延时离散性分析 |
| 3.2.4 设计电路优化 |
| 3.3 软件仿真与硬件测试 |
| 3.3.1 工具软件介绍及电路仿真 |
| 3.3.2 器件选择及硬件测试 |
| 3.3.3 测试数据分析 |
| 第四章 基于PLD的TDC电路的改进 |
| 4.1 基本环形移位寄存器的TDC电路工作原理 |
| 4.2 移位寄存器方法的TDC电路实现 |
| 4.2.1 系统管理时钟模块的实现 |
| 4.2.2 环形移位寄存器件的实现 |
| 4.2.3 影响电路分辨率的因素分析 |
| 4.3 电路仿真和硬件测试 |
| 4.3.1 工具软件介绍及电路仿真 |
| 4.3.2 硬件测试 |
| 结束语 |
| 致谢 |
| 参考文献 |
| 附录一 攻读硕士学位期间发表的论文 |
| 附录二 基于RLD的TDC硬件测试数据 |
| 附录三 基于环形移位寄存器的TDC硬件测试数据 |
四、MAX7000可编程逻辑器件（论文参考文献）
- [1]内嵌配置存储器的CPLD的设计与实现[D]. 耿林. 电子科技大学, 2017(07)
- [2]基于CPLD的实验板研制开发与教学应用[D]. 刘显忠. 黑龙江大学, 2013(06)
- [3]基于CPLD的24路抢答器设计[J]. 蔡永强,黎平,石巍,钟文基. 科技通报, 2012(04)
- [4]CPLD架构浅析[J]. 龚仁乐. 中国城市经济, 2011(11)
- [5]通用化电磁兼容试验测试平台研究[D]. 郭树楷. 哈尔滨理工大学, 2010(06)
- [6]线阵CCD参数测试方法研究与系统的建立[D]. 项勤建. 电子科技大学, 2009(11)
- [7]手把手教你学CPLD/FPGA设计（二）[J]. 周兴华. 电子世界, 2009(02)
- [8]CPLD架构研究[D]. 黄国辉. 电子科技大学, 2009(03)
- [9]实用EDA开发系统设计与制作[J]. 谢一菁. 漳州职业技术学院学报, 2007(03)
- [10]基于PLD的时间数字转换电路设计[D]. 时伟. 郑州大学, 2007(04)